verilog编程时，我先调用ip核定制了一个ram，叫ram1吧，同时整

Question

在verilog编程时，我先调用ip核定制了一个ram，叫ram1吧，同时整个工程中我还定制过另一个ram2和一个双端口rom，我怎样才能从编写的模块中从ram1中读数据和写数据呢？就是说怎样才能区分是从ram1中读写而不是从ram2或rom中读写呢？和控制fifo的数据流读写有区别吗？谢谢~~

Answer 1

你这3个定制的RAM1,RAM2,ROM他们都有对应的端口，只在在顶层文件中例化调用就行了；FIFO相当于双端口RAM，不过它们的端口不一样，控制方式也不一样。追问

FPGA中编程时任意定义的reg型数据存储到哪里了？当利用RAM缓存数据，使用状态机，先写入512byte×8位的数据，再用usb读出这些数据，以下操作是正确的吗？
reg [7:0]myram[511:0]（myram是我调用ip核定制的一个双口ram，要区分静态、动态吗？）
......写操作时：myram11[ram_wr_addr11]<=ram_data_in1;
ram_wr_addr11<=(ram_wr_addr11==511)?0:ram_wr_addr11+1'b1;
这样操作是双口RAM读取还是FIFO？谢谢

Answer 2

每个RAM都有自己的wr_clk和rd_clk，当他们来的时候才可以读写，其他时候不读写。追问

我的系统要采集一个生物组织的信息，用双口RAM缓存数据，状态机，先写入512byte×8位的数据，再用usb读出，以下正确吗？
reg [7:0]myram[511:0]（myram是我调用ip核定制的一个双口ram）
reg [9:0] wr;(写地址)
写操作时：myram[wr]<=data;
wr<=(wr==511)?0：wr+1'b1;
这样好像就变成了FIFO？系统自主采集的过程中我不可能指定ram的读写地址，那如何实现写、读512byte×8位？

Answer 3

x1的输入是x0,
x0的输入是什么?
也可能是程序其他地方出错