一位全加器的VHDL代码如下：
首先，我们定义库和使用IEEE标准库：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
接下来，我们创建实体：
entity bit1adder is
port(a,b,ci:in std_logic;
s,co:out std_logic);
end bit1adder;
然后，我们定义架构：
architecture func of bit1adder is
--此功能可由真值表推出，或者亦可直接列出真值表代替此程序
signal x,y:std_logic;
begin
x<a xor b;
y<x and ci;
s<x xor ci;
co<y or (a and b);
end func;
接着，我们讨论二位全加器的实现：
同样地，我们开始定义库和使用IEEE标准库：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
接下来，定义实体：
entity bit2adder is
port(a,b:in std_logic_vector(1 downto 0);
ci:in std_logic;
co:out std_logic;
s:out std_logic_vector(1 downto 0));
end bit2adder;
然后，我们定义架构：
architecture func of bit2adder is
begin
process(a,b,ci)
--更多位的也可按照此思路来写
variable temp:std_logic_vector(2 downto 0);
variable x,y,sum:integer;
begin
x<conv_integer(a);
y<conv_integer(b);
sum:=(x+y)+conv_integer(ci);
temp<conv_std_logic_vector(sum,3);
s<temp(1 downto 0);
co<temp(2);
end process;
end func;
通过这种方式，我们能够实现不同位数的全加器。这种设计思路可以扩展到任意位数，只需调整代码中的变量和向量大小即可。
在编写VHDL代码时，我们需要考虑数据类型转换、逻辑运算以及过程语句。这些都构成了实现全加器的基础。
通过以上代码，我们可以看到如何利用VHDL语言实现一位和二位全加器。这种设计不仅适用于教育目的，也为实际工程应用提供了基础。