为什么VHDL不能用always @(posedge clk or negedge reset)

module TEST2(clk,fs,reset);
input reset,clk;
output fs;
reg[3:0] n;
reg[10:0] res;
reg fs;
reg kai;
always @(negedge reset or posedge clk)
if(reset==1)
begin n<=10;kai<=0;res<=11'b01010101001;end
else
if (kai==0)
if (n!=0)
begin
fs<=res[n];
n<=n-1;
end
else
begin
fs<=res[0];
kai<=1;
end
endmodule
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推荐答案 2011-06-22

你这是verilog，不是VHDL，你的always里面是if(reset==1)，这个判断需要posedge reset来实现，像你这样写的negedge reset，就得判断if(reset==0)追问

谢谢了不过为什么会这样啊？我想知道原因我觉得2个语言的意义不是应该一样吗只是一个上升一个下降而已

追答

上升沿触发的话，在触发的一瞬间，它是变为1，而不是变为0，所以你要判断reset==1，这都是基础语法规则，我也说不太清楚，但一定要记着

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第1个回答 2011-06-28

两种语言都可以实现同一种目的，但是总归为两种语言，vhdl和verilog中的有些规则与语法不能混用的，他们彼此都有特定的语法规则，你不能将他们混淆了

相似回答

...always(posedge clk or negedge reset) begin if(reset) ... end...答：always(posedge clk or negedge reset)这样写的话表明你想异步复位的，但是异步复位就要reset取反，所以会有问题

为什么VHDL不能用always @(posedge clk or negedge reset)答：你这是verilog，不是VHDL，你的always里面是if(reset==1)，这个判断需要posedge reset来实现，像你这样写的negedge reset，就得判断if(reset==0)

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