Verilog中“&&”和“&”的区别是什么？

Question

如题所述

Answer 1

一、意思不同

1、&&：代表逻辑与。

2、&：代表与门运算(按位与)。

二、计算方式不同

1、&&：5'b10000 && 5'b10001 结果为1。

2、&：5'b10000 & b'b10001 结果为5'b10000。

扩展资料

Verilog的设计初衷是成为一种基本语法与C语言相近的硬件描述语言，C语言在Verilog设计之初，已经在许多领域得到广泛应用，C语言的许多语言要素已经被许多人习惯。

一种与C语言相似的硬件描述语言，可以让电路设计人员更容易学习和接受。不过，Verilog与C语言还是存在许多差别。

另外，作为一种与普通计算机编程语言不同的硬件描述语言，它还具有一些独特的语言要素，例如向量形式的线网和寄存器、过程中的非阻塞赋值等。总的来说，具备C语言的设计人员将能够很快掌握Verilog硬件描述语言。

参考资料来源：百度百科-Verilog