verilog设计一个带异步复位、同步置位，时钟上升沿触发的D触发器。怎么能同时满足异步置位、同步复位？

Question

如题所述

Answer 1

module DFF(
clk,
d,
set_n,
rst_n,
q
);

input clk;
input d;
input set_n;
input rst_n;
output q;
reg q;

always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
q<= 1'b0;
else if(!set_n)
q<= 1'b1;
else
q<=d;
end

endmodule