如何将输出时钟转换为输入时钟的2倍，比如输入时钟为20MHz，怎样实现输出时钟为40MHz。用verilog语言编写。

如题所述

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第1个回答 2012-06-01

倍频的话一般使用pll，如果实在要使用代码的话要考虑稳定性、相移、占空比等问题。还有什么问题可以继续追问

第2个回答 2012-05-18

能用逻辑这么干，但是占空比不可控制

第3个回答 2012-05-17

利用megafunction中的PLL追问

除了这个方法，还可以通过他、编程实现吗？

追答

数字逻辑实现不了

第4个回答 2012-05-17

只能使用PLL ，别的真不知道

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