数字电子技术中，主从JK触发器一次变化现象？
在时钟脉作用期间，J,K的变化可能引起触发器状态的变化，为什么只能改变一次？为什么但Q=0时，只有J的变化可能使Qˊ由0变1，且只改变一次？为什么当Q=1时，只有K的变化可能使Qˊ由1变0，且只改变一次？
1.首先，要明确一次翻转的定义：所谓主从JK触发器的一次翻转现象是在CP=1期间，不论输入信号J、K变化多少次，主触发器能且仅能翻转一次。。
2.其次，必须要明确主从JK触发器的电路结构，才能从根本上解释一次翻转现象，附上电路结构图如图1所示（也经常画成如图2所示，无本质差别，后续讨论以图1为例）
3. 依据一次性翻转概念，对主锁存器的工作情况进行分析
在CP=1期间，主锁存器一直在接收数据。以下分情况讨论。
1) 当输出Q=0时，图1 中S=J，R=0。
a) 若S=J=0，则Q'维持；
b) 若S=J=1，则Q'置1。
结论：该情况下，K信号不起作用。而J=0时，Q'维持；J=1时Q‘置1。说明，在CP=1期间，无论J和K如何变化，Q'要么一直维持为1，要么由0翻转为1后一直维持为1。
2) 当输出Q=1时，图1 中S=0，R=K。
a) 若R=K=0，则R=S=0，Q'维持；
b) 若R=K=1，则R=1,S=0，Q'置0。
结论：该情况下，J信号不起作用。而R=0时，Q'维持；R=1时Q‘置0。说明，在CP=1期间，无论J和K如何变化，Q'要么一直维持为0，要么由1翻转为0后一直维持为0。
扩展资料：
J=K=1时，Qn+1=Qn；
带清零功能的主从下降沿JK触发器
若 Reset=1时：
不论J、K与Qn的值，Qn+1=0。
集成触发器
集成JK触发器的产品较多，以下介绍一种比较典型的高速CMOS双JK触发器HC76。该触发器内含两个相同的JK触发器,它们都带有预置和清零输入,属于负跳沿触发的边沿触发器,其逻辑符号和引脚分布如下图7.5.6 所示。其功能表如表7.5.1所示。
如果在一片集成器件中有多个触发器，通常在符号前面(或后面)加上数字，以表示不同触发器的输入、输出信号，比如C1与1J、1K同属一个触发器。
综上所述
对主从JK 触发器归纳为以下几点：
1.主从JK触发器具有置位、复位、保持（记忆）和计数功能；
2.主从JK触发器属于脉冲触发方式，触发翻转只在时钟脉冲的负跳变沿发生；
3.不存在约束条件，但存在一次变化现象。
4.产生一次变化的原因是因为在CP=1期间，主触发器一直在接收数据，但主触发器在某些条件下（Q=0，CP=1期间J端出现正跳沿干扰或Q=1，CP=1期间K端出现正跳沿干扰），不能完全随输入信号的变化而发生相应的变化，以至影响从触发器 状态与输入信号的不对应。
参考资料来源：百度百科-JK触发器
首先，要明确一次翻转的定义：所谓主从JK触发器的一次翻转现象是在CP=1期间，不论输入信号J、K变化多少次，主触发器能且仅能翻转一次。。
其次，必须要明确主从JK触发器的电路结构，才能从根本上解释一次翻转现象，附上电路结构图如图1所示（也经常画成如图2所示，无本质差别，后续讨论以图1为例）
图1 典型主从JK触发器电路结构
图2 典型主从JK触发器的另一种画法
3. 依据一次性翻转概念，对主锁存器的工作情况进行分析
在CP=1期间，主锁存器一直在接收数据。以下分情况讨论。
1) 当输出Q=0时，图1 中S=J，R=0。
a) 若S=J=0，则Q'维持；
b) 若S=J=1，则Q'置1。
结论：该情况下，K信号不起作用。而J=0时，Q'维持；J=1时Q‘置1。说明，在CP=1期间，无论J和K如何变化，Q'要么一直维持为1，要么由0翻转为1后一直维持为1。
2) 当输出Q=1时，图1 中S=0，R=K。
a) 若R=K=0，则R=S=0，Q'维持；
b) 若R=K=1，则R=1,S=0，Q'置0。
结论：该情况下，J信号不起作用。而R=0时，Q'维持；R=1时Q‘置0。说明，在CP=1期间，无论J和K如何变化，Q'要么一直维持为0，要么由1翻转为0后一直维持为0。
4. 主从JK触发器的讨论
1) 讨论一次性翻转，主要是明确如果主从JK触发器输入端信号存在干扰信号，则有可能使原来的有效触发失效（由于干扰信号的存在使得主锁存器错误翻转一次后，不再对输入信号产生响应）。
2) 查阅了《电子技术基础.数字部分（第五版）》（康华光主编）教材后，发现并没有交待主从JK触发器的结构和一次性翻转等概念。从某种角度来讲，这种电路确实不实用，个人不太想得到要使用它的理由。毕竟，现代数字系统的设计（无论是ASIC、FPGA等），都很少关心底层器件（如触发器）是怎么实现的，而多是着眼于系统层次的设计。当然，就基本的电路分析功底来讲，作这样的练习还是可以锻炼较为严谨的逻辑思维的。
本回答被提问者和网友采纳1、首先，要明确一次翻转的定义：所谓主从JK触发器的一次翻转现象是在CP=1期间，不论输入信号J、K变化多少次，主触发器能且仅能翻转一次。
2、其次，必须要明确主从JK触发器的电路结构，才能从根本上解释一次翻转现象，附上电路结构图如图1所示（也经常画成如图2所示，无本质差别，后续讨论以图1为例）
依据一次性翻转概念，对主锁存器的工作情况进行分析
在CP=1期间，主锁存器一直在接收数据。以下分情况讨论。
（1）当输出Q=0时，图1 中S=J，R=0。
（a） 若S=J=0，则Q'维持；
（b）若S=J=1，则Q'置1。
结论：该情况下，K信号不起作用。而J=0时，Q'维持；J=1时Q‘置1。说明，在CP=1期间，无论J和K如何变化，Q'要么一直维持为1，要么由0翻转为1后一直维持为1。
（2）当输出Q=1时，图1 中S=0，R=K。
（a）若R=K=0，则R=S=0，Q'维持；
（b）若R=K=1，则R=1,S=0，Q'置0。
结论：该情况下，J信号不起作用。而R=0时，Q'维持；R=1时Q‘置0。说明，在CP=1期间，无论J和K如何变化，Q'要么一直维持为0，要么由1翻转为0后一直维持为0。
扩展资料：
该触发器无一次变化现象，输入信号可在CP 触发沿由1变0时刻前加入。该电路要求J、K信号先于CP 信号触发沿传输到G3、G4的输出端,为此它们的加入时间至少应比CP 的触发沿提前一级与非门的延迟时间。这段时间称为建立时间test。
输入信号在负跳变触发沿来到后就不必保持，原因在于即使原来的J、K信号变化,还要经一级与非门的延迟才能传输到G3和G4的输出端,在此之前，触发器已由G12、G13、G22、G23的输出状态和触发器原先的状态决定翻转。
所以这种触发器要求输入信号的维持时间极短，从而具有很高的抗干扰能力，且因缩短tCPH 可提高工作速度。
从负跳变触发沿到触发器输出状态稳定，也需要一定的延迟时间tCPL。显然,该延迟时间应大于两级与或非门的延迟时间。即tCPL大于2.8tpd。
参考资料来源：百度百科-JK触发器
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