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为什么数字逻辑电路的输入信号悬空时,易受干扰
如题所述
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推荐答案 2012-11-21
因为在我们生活的空间有很多干扰信号,输入信号悬空,相当于在输入端和地之间有一个很大的电路,这个大的电阻很容易感受外界的干扰,特别是幅度相对比较大的脉冲信号,这些脉冲信号进入数字电路,相当于有信号输入了,如果是多输入端得门电路,正常悬空端应该没有信号输入,但由于干扰的引入,就相当于有信号输入了,但这并不是正常的输入信号,因此会引起电路的误动作。
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其他回答
第1个回答 2012-11-21
数字电路开关电源在切换的过程中,很容易产生噪声,对电路其他部分造成干扰。
如果有不用的信号,最好是拉高或者拉低,而不要悬空。
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为什么数字逻辑电路的输入信号悬空时,易受干扰
? 有哪些权威的标准能...
答:
数字逻辑电路的输入信号端悬空,
因输入阻抗一般都很高,感应电就能使输入端形成高电平,干扰电路正常的输出状态
。这个不需要权威的证明吧,自己试试就知道了。
为什么
cmos
输入
端不允许
悬空
答:
CMOS集成电路的输入阻抗相当高, 输入端悬空,会受到感应信号干扰而误认为是有效输入信号,易出现错误的输出
。 对于非CMOS电路,由于输入阻抗相对较低,而感应到的干扰信号相当于高阻抗输出,接入低阻抗输入端后信号基本衰减掉了。 为避免干扰产生的影响,通常采取将逻辑电路的空输入端接高电平或低电平的...
cmos
电路
多余
输入
端能否
悬空
答:
CMOS电路的输入端是不允许悬空的,
因为悬空会使电位不定,破坏正常的逻辑关系
。另外,悬空时输入阻抗高,易受外界噪声干扰,使电路产生误动作,而且也极易造成栅极感应静电而击穿。CMOS(ComplementaryMetal-Oxide-Semiconductor),中文学名为互补金属氧化物半导体,它本是计算机系统内一种重要的芯片,保存了系统...
mos管的G级
悬空易
受到外界
信号干扰,
请问具体原因是
为什么
?
答:
并不是阻抗大容易受到干扰,外界干扰会让G极感应出电势,阻抗越大,电压会升越高,所以G极就容易被击穿
。如果有一个低阻抗通道,电势就通过低阻通道流过,而不用升高电压乃至击穿器件甚至空气形成回路。
悬空的逻辑电路
答:
在
数字逻辑电路
中指逻辑器件
的输入
引脚既不接高电平,也不接低电平。由于逻辑器件的内部结构,当它输入引脚
悬空时,
相当于该引脚接了高电平。一般实际运用时,引脚不建议悬空
,易受干扰
。也称为“浮空”。
数字
电器中
输入
端
悬空
是
什么
意思?
答:
1、门
电路的
多余端是不能
悬空的
,电路是由PMOS和NMOS管串并联组合而成,输入端一旦
悬空,
输入电位不定,从而破坏了电路的正常
逻辑
关系。此外,
悬空时
输入阻抗高
,易受
外界噪声
干扰
,使电路产生误动作;而且悬空时也极易使栅极感应静电,造成栅击穿。2、对于多余
的输入
端要根据电路的功能分别处置:与门和...
在实际
电路
里,TTL与非门多余端
为什么
不能
悬空
?谢谢
答:
1:TTL
电路的输入
端,如果
悬空时,
会自动上浮成高电平,就是“1”。TTL与门的输入端悬空有时可以,TTL或门的输入端就一定不能悬空!2:输入端悬空容易被
干扰
,因此通常要接到固定的电平。
TTL门
电路的
无用端是否能
悬空
或接高电平?
为什么
??
答:
门
电路的
多余端是不能
悬空的
,电路是由PMOS和NMOS管串并联组合而成,输入端一旦
悬空,
输入电位不定,从而破坏了电路的正常
逻辑
关系。此外,
悬空时
输入阻抗高
,易受
外界噪声
干扰
,使电路产生误动作;而且悬空时也极易使栅极感应静电,造成栅击穿。对于多余
的输入
端要根据电路的功能分别处置:与门和与非门的...
四2
输入
与非门的未使用引脚可以
悬空
吗?高分悬赏,在线等,急!!!
答:
不是可能,而是早晚会,CMOS
的输入
端输入阻抗很高,极易积累电荷,当积累量达到一定程度时会击穿栅极。静电的来源很广。我开始设计时不注意,老是出现莫名其妙的坏片子,建议一定做处理。2-
悬空
端电平实际不定,如果用表或示波器测量应为低电平,因为测试设备相当于外接了对地负载。
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