在Quartus平台上进行Verilog程序仿真的过程通常包括使用专业的第三方仿真工具如ModelSim。仿真可以分为功能仿真和时序仿真两种类型。进行这两种仿真的步骤大致相同，首先需要在编译源*.v程序之后，新建一个与源程序同名的*.vwf文件。
在*.vwf文件中，可以使用Insert Node or bus功能导入全部输入输出。接下来在主菜单里的Tools-----Simulator Tool中打开仿真工具，会弹出一个对话框，该对话框中有Simulation Mode和Simulation Input两个选项。
如果选择功能仿真，那么对话框右边的Generate Functional Simulation Netlist文本会变黑，这时需要先点击生成Netlist，再点击START开始仿真。而如果选择时序仿真，那么对话框右边的按钮会变为灰色，无法点击，可以直接进行时序仿真，无需先生成Netlist。
如果在仿真的过程中遇到任何问题或疑惑，可以参考这份文档：
http://wenku.baidu.com/view/f6084d0e52ea551810a68713.html，它提供了详细的指南和示例。