Quartus II 中如何通过Verilog编写测试文件

Question

本人有一个比较弱的问题请教：在Quartus II 中，我想要进行仿真，是不是只有通过建立波形文件才行？如果我想要用Verilog编写测试文件，是不是只能使用第三方的仿真器（比如ModelSim）？

Answer 1

本人也在用Verilog语言编写程序，之前编写过测试文件，在Quartus中编译总是出错，说不是一个模块之类的，用在Modelsim中就可以实现，因为Modelsim在你启动仿真时，要求你添加源代码和测试文件（不添加测试文件也可以，以用自己给时序，像Quartus一样）。所以本人认为Quartus只能通过建立波形文件来仿真。

Answer 2

是的
从9.0？以后的版本开始 quartus去掉了波形文件 所以只能用第三方软件
而且很多时候用第三方软件更方便。。。
至于怎么一起用， 网上找找的话有解释滴。。。。追问

我的逻辑是采用原理图方式绘制的，这样也可以直接用modelSim仿真吗？（因为我之前使用过modelsim，感觉它必须是要硬件描述语言才能进行仿真的）PS：我使用的quartus是9.0版本，可以建立波形文件。

追答

？？ 被你问的有点糊涂了。。
如果你可以建立波形文件 那么你用原理图绘制后 仿真一下不就知道结果了吗？ 为什么要用modelsim仿真呢？？
另外 如果单纯使用modelsim的话 当然是要用硬件编程语言才行

还有， 我可能是不知道你的设计有多复杂， 但是我觉得直接用verilog编写 单纯的逻辑运算 不是很简单吗？

追问

是这样的，设计是别人已经设计好的，我的工作只是仿真。设计的时候是用原理图方式设计的，仿真的时候希望我不用波形文件方式进行，所以我比较迷茫哈。之前说的不是很明白，十分抱歉。

追答

哦。。 。。。 这样啊。。 呵呵。。。 看来还真是有点麻烦。。。 我很少使用原理图设计。。 所以基本上没用到过这种方式。。。
我个人觉得 如果用原理图设计的话。。 那设计者把设计简单告诉你 或者编程然后告诉你 然后你再测试不行吗。。。。？？
很抱歉没帮上什么忙啊。。

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Answer 3

准备好hdl源文件，编译综合都能通过，在project
navigator
中的file
目录下找到源文件，右键点击源文件，选中
create
symbol
files
for
current
file；完成后就生成了原理图，不过符号只能在符号文件中打开使用。

Answer 4

要把测试程序写在源程序中吧,我在CADENCE中使用verilog时就是这样的,不知道是软件问题还是语言问题,因为有的软件不用的.
在MaxplusII中输入信号可以手动设置的,测试程序不可以的话手动好了.