xilinx FPGA xc4vlx25全局时钟约束报错误

Question

如题，XC4VLX25的C10是一个GCLK VREF口，被我用作40M时钟输入，后面接IP核生成的DCM输出200M主时钟，开始的时候报错 C10 not a optimal clock, clock_dedicated_route = false;如果我没有看错的话，它布线的时候C10没有作为全局时钟；后添加一约束clock_dedicated_route = true; implement没再报错，但是真的不明白其中道理，难道这种复用管脚是需要额外设置的么？而且虽然布线成功了但是心里对这个40M时钟的质量没有底气！求高手相助啊！

Answer 1

C10输入到dcm，中间是要加一个ibufg的时钟缓冲的，加了没？
vertex4跑40m很轻松了，就算200m，设计得当是很轻松的事追问

有IbUFG的，C10是全局时钟和VREF复用管脚，我试过把这个管教换成b13（一个单纯的GCLK），问题就解决了，所以应该是c10的使用问题了，它确实是一个菱形的GCLK管脚；为嘛加那个约束就可以OK了呢？硬件已经都定型了 只差我的代码了，所以很急

追答

我特意看了下文档：
Do not connect a single-ended clock to the N-side of the differential clock pair of pins, for example,
IO_L3N_GC_3.

你用的管脚是不是这样命名的，IO_L4N_GC_VREF
带n的，单端输入不可使用吧，你再仔细看下文档吧