用verilog编写一个最简单的加减乘除的计算器的程序

Question

哪位大神会写帮帮忙

Answer 1

verilog是有加法器乘法器的。也直接识别 + - * / 符号。

module kjasdja(a,option,b,result);
input option,a,b;
output result;
always @(a,b,option)
begin
result_r=0; //结果寄存器清零
case(option)
+:result_r=a+b;
-:result_r=a-b;
*:result_r=a*b;
/:result_r=a/b;
assign result =result_r;
endmodule
大概算法就这样。写的仓促，语法可能有误。另外除法reg类型只能存储整数部分，小数通过移位操作实现，比较麻烦。比如3/5=0.6
做的时候先3=30，然后30/5=6,然后对6在数码管的显示进行调整就好。把6显示在小数点后面1位就好

Answer 2

verilog是有加法器乘法器的。也直接识别 + - * / 符号。

module kjasdja(a,option,b,result);

input option,a,b;

output result;

always @(a,b,option)

begin

result_r=0; //结果寄存器清零

case(option)

+:result_r=a+b;

-:result_r=a-b;

*:result_r=a*b;

/:result_r=a/b;

assign result =result_r;

endmodule

大概算法就这样。写的仓促，语法可能有误。另外除法reg类型只能存储整数部分，小数通过移位操作实现，比较麻烦。比如3/5=0.6

做的时候先3=30，然后30/5=6,然后对6在数码管的显示进行调整就好。把6显示在小数点后面1位就好