Verilog中的条件语句主要包括ifelse语句和case语句。
ifelse语句： 使用方法：与C语言类似，表达式通常为逻辑或关系表达式，或1位的变量。 真假判断：若表达式的值为0、x、z，则视为假；若为1，则视为真。 语句结构：可以单行或多行，多行时需用beginend语句括起。 嵌套使用：if语句可以多重嵌套，但嵌套时易混淆if和else的对应关系，使用beginend语句可避免混淆。 应用场景： 二重选择：用于实现逻辑判断，当条件成立时执行语句1，否则执行语句2，如描述三态门。 多重选择：在描述复杂逻辑时非常有用，如1位二进制数比较器。 多重嵌套：用于复杂逻辑控制电路的描述，如实现模60的8421BCD码加法计数器。
case语句： 使用格式：当敏感表达式值为指定值时，执行对应语句。若无匹配值，则执行default语句。 应用场景：适用于多条件译码电路，如译码器、数据选择器、状态机和微处理器指令译码等。 变体： casez：对高阻z的位比较忽略，仅关注其他位。 casex：扩展到x的处理，对于x或z的位比较都忽略。使用”？”符号表示x或z，简化了标识方法。 示例： 用case语句描述3人表决电路。 BCD码七段数码管译码器用case语句实现，完成4位8421码到七段数码管的译码。 下降沿触发的JK触发器用case语句描述，其逻辑功能由模块的真值表确定。