为什么电路要设置同步cp

Question

如题所述

Answer 1

1）可以保证整个电路设计是同步的，使得电路结构更加可靠简单。
2）大部分的综合工具是不支持异步时序逻辑的。例如后端的STA（静态时序分析）就分析不了异步时序逻辑。
3）异步时序设计因为在任何时刻都可能发生变化，随时可能产生竞争冒险，且很难控制。同步时序逻辑具有统一的时钟，在时钟有效沿到来时才检测使能信号是否满足触发的条件，可以保证当前的数据维持一个时钟周期，更加可靠安全。 缺点： 同步时序逻辑由于存在数据传输的关键路径，即数据最晚到达的路径，导致整各系统的速度慢。由于有统一的时钟，时钟到达每个寄存器的时刻不一致，存在时钟偏差，可采用做时钟树去平衡时钟偏差，但是会带来额外的布线的延迟、面积和功耗的增加，如今的ASIC设计的晶体管数目已经是非常巨大了，这种额外的资源消耗对整个系统来说是完全可以接受的

Answer 2

同步电路 优点：
1）可以保证整个电路设计是同步的，使得电路结构更加可靠简单。
2）大部分的综合工具是不支持异步时序逻辑的。例如后端的STA（静态时序分析）就分析不了异步时序逻辑。
3）异步时序设计因为在任何时刻都可能发生变化，随时可能产生竞争冒险，且很难控制。同步时序逻辑具有统一的时钟，在时钟有效沿到来时才检测使能信号是否满足触发的条件，可以保证当前的数据维持一个时钟周期，更加可靠安全。 缺点： 同步时序逻辑由于存在数据传输的关键路径，即数据最晚到达的路径，导致整各系统的速度慢。由于有统一的时钟，时钟到达每个寄存器的时刻不一致，存在时钟偏差，可采用做时钟树去平衡时钟偏差，但是会带来额外的布线的延迟、面积和功耗的增加，如今的ASIC设计的晶体管数目已经是非常巨大了，这种额外的资源消耗对整个系统来说是完全可以接受的。 异步电路：优点：
1）在异步设计中，由于控制信号本身就和数据信号的状态相关，可以很容易解决亚稳态问题；
2）异步电路每一级的处理时间之和本级有关，整体上的性能是平均的结果，可以提高电路的性能；
3）在没有数据发生变化的时候，异步电路是不工作的，在降低电路功耗方面可能有优势。 缺点： 缺乏支持的EDA工具，设计技术整我的人员少，设计难度大。

Answer 3

可以保证整个电路设计是同步的，使得电路结构更加可靠简单。大部分的综合工具是不支持异步时序逻辑的。例如后端的STA（静态时序分析）就分析不了异步时序逻辑。异步时序设计因为在任何时刻都可能发生变化，随时可能产生竞争冒险，且很难控制。同步时序逻辑具有统一的时钟，在时钟有效沿到来时才检测使能信号是否满足触发的条件，可以保证当前的数据维持一个时钟周期，更加可靠安全。

Answer 4

可以保证整个电路设计是同步的，使得电路结构更加可靠简单