用VHDL语言设计一个串行数据检测器：连续4个或4个以上的1时输出1，其他输入情况为0（要求画状态图）

Question

如题所述

Answer 1

不要找了，我是你的VHDL老师，你平时上课挺用功的，明天考试应该能写出来的。