vivado和quartus中的verilog的语法格式一样吗

Question

如题。使用在vivado中学习的调用子模块在quartus中使用似乎不太一样，求大神解答

Answer 1

verilog是一致的,只是不同编译器可以综合的verilog语句有差异.追问

但是即便是最简单的调用都会提示这个：
Error (10228): Verilog HDL error at equal.v(1): module "equal" cannot be declared more than once
所以应该不是语法的问题。之前学过vivado，所以语法我还是能修改的。

追答

去掉include也会报错？