新手modelsim仿真，有个模块对两组数据进行异或（Verilog）

Question

我测试里面定义 reg [7:0] A;reg [7:0]B; A=101010;B=100101;怎么在设计文件里写异或门电路（用过称赋值语句，连续赋值好像不行），得出L=001111。求具体代码

Answer 1

首先你定义的A和B都是0到7，一共8bit 这样操作出来的结果也是8位的，你得到的L才是6位，这种代码习惯首先不好。至于异或运算，你直接查询语法资料中对于连个操作数做异或运算的运算符，然后对于综合出来的原理图核对一下。