AMD Versal AI Edge 自适应计算加速平台之PL通过NoC读写DDR4的实验步骤主要包括以下几点：
Vivado工程创建与Block Design配置：
创建Vivado工程，命名为“pl_rw_ddr”。在工程中创建Block Design。添加并配置CIPS，用于PL端的配置和初始化。在Block Design中添加NoCIP，并进行详细配置，包括选择AXI Slave和AXI Clock，以及将Inputs配置为PL端。
时钟与复位配置：
配置CIPS以添加复位信号。添加Clocking Wizard并配置输出时钟为150MHz，为PL端提供所需的时钟信号和复位信号。
参考时钟与总线配置：
添加IBUFDS，为NoC和Clocking Wizard提供参考时钟。导出S00_AXI、CH0_DDR4_0等总线，用于PL端与DDR4之间的数据传输。添加axi_clk和axi_resetn总线，并进行频率和配置的调整，以确保数据传输的稳定性和正确性。
地址分配与HDL代码生成：
完成Block Design中的地址分配。生成HDL代码，用于后续的综合、实现和编程。
测试代码添加与功能验证：
在生成的HDL代码基础上，添加额外的测试代码。测试代码的主要功能为读写DDR4，并验证数据的一致性。核心在于通过Verilog代码直接控制PL端与DDR4的交互，确保数据传输的正确性。
下载调试与结果验证：
生成PDI文件，用于下载至开发板。使用JTAG工具将PDI文件下载至AMD Versal AI Edge开发板。在MIG_1窗口中观察DDR4校准信息，确保DDR4正常工作。在hw_ila_1窗口查看调试信号，验证读写操作的结果和数据一致性。
实验总结： 通过此实验，深入了解了AMD Versal AI Edge平台上PL通过NoC读写DDR4的技术细节。 掌握了NoC的配置方法，为后续实验和项目提供了基础配置和参考。 加深了对AMD Versal AI Edge平台的理解，为后续基于此平台的项目开发奠定了坚实的技术基础。