verilog我设置十进制却按二进制计数

Question

我设置reg count=3'd000，每次时钟上升沿来临+1，到3'd111计满，也就是十进制的111，然后flag从0变1；为什么结果仿真图形是按二进制计数的呢？000-001-010-011-100-101-110-111，然后flag变1了。。。
我想按十进制计数1，2，3，4，5，6，7，8，9，10，11。。。，110，111这样的，满111个数才flag变1

Answer 1

是这样的 你定义的reg count=3'd000;这句话里面的3'd000的3代表的是2进制数的位数，然后你查看仿真波形的时候看的是2进制的数据，也就是说你定义的count是三位的2进制数。

建议的修改方法是：把3修改为十进制数111的二进制数的位数。然后你要是想看十进制的仿真图形的话就在软件里面设置显示十进制，如果不修改显示进制的话看起来时很多位的二进制数

不知道我说明白了没有 没明白的再问

Answer 2

对于电路，二进制数更直观的，是自动转换

Answer 3

对于电路，二进制数更直观的，是自动转换