学习CPLD用vhdl和verilog哪种语言好

Question

如题所述

Answer 1

我个人用的是VHDL语言，相比Verilog来说VHDL严谨一些，而Verilog的语言模式很像C语言，比较灵活。
从设计的角度来看，Verilog经常用来设计从小到规模的集成电路的设计，而VHDL偏向于中规模到超大规模的集成电路的设计。
目前国内的使用程度来看，沿海地区的开发多用Verilog语言，当然使用VHDL的也不在少数。
从标准来看，Verilog是CADENCE公司发表的一门硬件编程语言，目前也被列为IEEE的标准之一，而VHDL语言是美国国防部资助下创始的，同时也是IEEE指定为规范的第一种硬件描述语言。

二者没有好坏之分，看看你周围的人或者将来的工作需求上那种用的更广泛，就是用那种语言好了：）

希望能对你有帮助～

Answer 2

我觉得Verilog上手比较快，也比较简单，VHDL不太清楚。我们上课用的课本就是Verilog hdl语言，仅供参考！

Answer 3

跟你是做cpld没什么关系。Verilog比较简单，跟C语言有点相同，限制较少，相对比较灵活。业界大部分都是采用Verilog。

Answer 4

建议初学者学习Verilog，语法跟C语言很像，规则较为灵活，在国内用Verilog的较多一些。
当然在选择学习什么语言的时候，建议你看看周围同学或同事都用什么语言，建议跟他们一致，这样有问题可以相互探讨，相互交流。也比较好合作。这点尤为重要，闭门造车学是很困难的。
对于2种语言哪种较好，没有定论，其实都差不多的。