verilog assign语句求助

Question

parameter op_open_loop = 1'b0;
parameter op_open_loop_ref = 1'b0;

reg drive_switchx, drive_penx, drive_refx;

assign drive_switch = op_open_loop ? 1'b0 : drive_switchx;
assign drive_pen = op_open_loop ? 1'b0 : drive_penx;
assign drive_ref = op_open_loop_ref ? 1'b1 : drive_refx;

如上述语言，assign后面的语句是什么样的逻辑关系，求答疑解惑，谢谢了