Verilog中我的测试文件的时钟信号从0开始的为什么模块里的不同步啊 ？

Question

我的clk_in 和rst 是测试文件里的
`timescale 1ns/1ps
module task_top;
reg clk_in;
reg rst;
initial
begin
#0 clk_in=0;
rst=1;
#200 rst=0;
end
always #300
clk_in=~clk_in;
mips m(clk_in,rst);

endmodule
直接调用mips 为什么mips里的clk和rst 和测试文件的信号不是同时产生的啊 求助啊

Answer 1

哈哈，不知道了吧！你的clk和rst是后来自己添加进去的吧！你在加之后先在modelsim下面的命令框输入： restart，然后你要跑多久就输入 run 1ms(时间自己定)！