verilog行为建模答疑

Question

看到条件生成语句实现参数化乘法器这个例子：
module multiplier(product,a0,a1);
...
.....generate
if(a0_width<8)||(a1_width<8)
cla_multiplier #(a0_width,a1_width) m0(product,a0,a1); //。。。。。。。问题1
else
tree_multiplier #(a0_width,a1_width) m0(product,a0,a1); //。。。。。。。。问题2
endgenerate

endmodule
这里问题1那行和问题2那行突然跳出来个cla_和一个tree_ 什么意思？还有#后面跟一个括号那个又是什么意思？
其余变量都声明过，就这三块不理解。求大神！
知道#后面是代表上升和下降延迟了，就求问那个cla和那个tree是什么意义
急求，谢谢！！！

Answer 1

cla_multiplier #(a0_width,a1_width) m0(product,a0,a1); //。。。。。。。问题1

cla_multiplier 是你调用的那个模块的名字，#(a0_width,a1_width)表示的是对cla_multiplier中的两个parameter值得改写，m0是模块cla_multiplier在模块multiplier中的例化时的名字，(product,a0,a1)代表的是模块cla_multiplier的各个端口。这个是基本的语法，建议你买一本Verilog的入门类的书。追问

额。我说为啥会有个前缀cla_ 和tree_

Answer 2

那是利于理解用的