解锁芯片/算法验证：Simplis与Verilog HDL协同混合仿真

Question

如题所述

Answer 1

使用Simplis与Verilog HDL协同仿真的目的，是为了在FPGA验证前，对代码与系统进行仿真验证，确保FPGA与模拟部分配合无误。此方法尤其适用于验证复杂逻辑，如Totem pole，通过Verilog HDL导入算法，生成行为模块，与模拟部分配合，实现混合仿真。具体操作包括编写.v文件，利用HDL仿真软件验证，导入Verilog算法块至Simplis，使用Bus ripper/Bus terminal等模块连接模拟和数字部分，以及模拟寄存器配置。解决assign类语句输出异常问题，可通过使用Verilog的不可综合代码作为驱动信号。遇到FATAL error: function name Verilog_HDL_Probe_info_setup时，需重新建立文件并确保正确include文件地址。实际案例中，如使用数字3p2z补偿器环路设计，通过混合仿真得到结果。未来计划尝试使用Simplis进行Totem pole的验证。