在Verilog中如何定义一个常数（举例说明）

Question

如题所述

Answer 1

可以使用参数来定义，
如定义个8bit的常数，值为64，可以定义为：parameter C_NUMBER = 8'd64

Answer 2

用parameter

module test(din, dout, clk)
parameter size = 8;
input [size-1 : 0] din;
input clk;
output [size : 0] dout;
...本回答被提问者和网友采纳