在verilog里, generate for loop和一般的for loop有什么区别啊?最好能举例说明一下,谢谢

Question

如题所述

Answer 1

这个问题还真没有探究过。特地百度了一下，发现一个网页应该能解答你的疑问，但实践当中应该很少有人去这样做的吧，有大牛出来解释说明下么？
http://www.fpgadeveloper.com/2011/07/code-templates-generate-for-loop.html