verilog循环语句与C语言相比有什么特点

Question

如题所述

Answer 1

最大的特点是
（1）并行，各个模块电路同时工作。而软件总是一条条按先后执行的。
（2）时序逻辑由clock驱动。软件没有clock这一说。
（3）有的代码可以综合成电路，有的代码不可以综合成电路而只能仿真运行。
软件没有“综合”这一说。
从本质上讲，软件是在把事情一件一件地分解，然后交给计算机去做；而verilog是在描述电路，或者说是在“画”电路图，或者说是在“设计”电路。

Answer 2

是for语句么？verilog不叫循环语句，他也不是循环语句，是把很多个用同一变量的代码组合到一起，简洁代码用的。
for（i=0，i<2，i++）
always@.......
a[i]
<=
b[i];
类似于
always@.......
a[0]
<=
b[0];
a[1]<=b[1];