请问在Verilog里, out<={out[2:0],in}; 或者 out<={in,out[3:1]}; 这种类型的表达式具体是怎么执行的(即原理)?谢谢
非常感谢您的解释,顺便在问一下,out<={in,out[3:2]};这种写法合法么?如果合法,请问这个表达式是什么意思呢?谢谢