用verilog语言实现FPGA的9ms时间延时？

Question

如题所述

Answer 1

不要只想着VHDL还是Verilog。作为一个电路工程师，你必须了解底层的逻辑，RTL级是如何实现的。9ms的延时想在FPGA内部实现唯一可行的办法就是外接一个低频的时钟，周期在毫秒级的，利用这个时钟把信号往后打几个时钟周期。

Answer 2

查看一下计数器的设计。9ms需要多少个时钟呢，取决于你的时钟频率。设计完后simulation一下，看看计数的大小是否合适即可。