在FPGA中，如何实现一个时钟信号的可控延时？ （用高频50MHZ的时钟去延时一个22KHZ的信号）

Question

22KHZ的一个同步信号，现在需要进行延时，采用FPGA的内部50MHZ时钟取实现

Answer 1

如果是FPGA的话，建议用PLL把时钟提高。然后用这个信号去采样22kHz的信号，用计数器记录信号电平改变的时间，记录相邻几次的值（总时间大于延迟时间就可以了），然后加上延时，从新计数输出。