求助：Verilog进行十进制除法运算，结果不对

Question

比如，要分别取出amount的千、百、十、个位
amount3=amount/10'd1000;
amount2=(amount%10'd1000)/7'd100;
amount1=(amount%7'd100)/4'd10;
amount0=amount%4'd10;
我定义的amount的位宽是[10:0]，amount0、amount1、amount2、amount3的位宽都是[3:0]
但是编译提示output pins are stuck at VCC or GND，看了具体的说明，输出结果是amount3=amount2=amount1=amount0=0，是什么原因？
我后来把十进制全部改成二进制，就成功了，不知道为什么

Answer 1

可能就是位数不一致导致的，用截位的方式试试看

Answer 2

Verilog的除法和取余数是不可综合的。追问

我把所有的十进制数都改成二进制数，就没有错误了

Answer 3

我想买个小米2还是K860呢，，，