verilogspecify可综合吗

Question

如题所述

Answer 1

可综合。
使信号经过逻辑门得到延迟，引脚到引脚即路径的延迟，分别把延迟赋给模块中从每个输入到每个输出之间的所有路径。因此可以针对每条输入/输出路径分别指定延迟。对大规模电路而言，它比分布延迟更容易建模，设计者只需了解模块的输入输出引脚，无需了解模块内部。
延迟类型，分布延迟，在每个独立的元件基础上定义一种建模方式是将延迟值赋给独立的门，另一种是在单独的assign语句中指定延迟值。集总延迟，定义在每个独立模块基础上，表面看来像是模块输出门的当延迟。它比分布延迟更容易建模。