第1个回答 2024-10-30
本设计采用FPGA纯verilog实现UDP通信，特别融入了ARP和Ping功能，同时提供2套工程源码和专业技术支持。这一创新方案针对目前市场上已有的UDP实现方案进行改进和补充，以解决功能缺失和资源占用等问题。
在前言部分，我们概述了现有UDP实现的局限性，包括不带ping功能的代码、带ping功能但不开源的代码、以及使用Xilinx三速网IP实现但需要licence的问题。针对这些局限性，我们的设计旨在提供一个完整的解决方案，既具备ping功能，又不依赖特定的IP或licence。
我们的设计使用B50610作为网络PHY芯片，并通过verilog代码实现UDP协议，确保用户接口的简化，只需关注简单的用户接口时序即可操作UDP收发。顶层文件helai_udp_loop.v中详细描述了用户接口时序。我们还通过网络调试助手验证了设计的可靠性，并提供了演示效果。
在提供的UDP方案中，我们包含了一系列工程，从精简版UDP通信到板间视频传输，从使用Xilinx官方三速网IP实现到纯verilog代码实现，覆盖了不同应用场景。这些方案不仅满足了不同用户的需求，而且确保了代码的开源性和资源效率。
我们的UDP实现设计思路清晰，流程简洁，包括从rgmii转gmii的硬件逻辑，再到封装成UDP模块的软件流程。对于Vivado工程的详细解析，涵盖了开发板、环境、网络PHY、输入输出等关键细节，并提供了FPGA资源消耗和功耗预估。
通过上板调试验证，我们的设计成功实现了ping功能，支持连续ping测试，并通过网络调试助手进行了数据收发测试，结果没有出现丢包情况，确保了通信的稳定性和可靠性。
为帮助用户获取工程代码，我们提供了一种便捷的获取方式，通过某度网盘链接分享，无需通过邮箱发送，确保代码的即时可用性和安全性。