请教上拉电阻verilog模块的用法

Question

如题所述

Answer 1

范例：
wire a;
pullup(a);
assign a = oe ? 1'b0 : 1'bz；
解释:
当oe为1时，信号a输出为0，虽然a带有上拉，但是pin脚驱动的力度更大，因此a信号的值为0
当oe为0时，a的输出为高阻。但是由于a有上拉，当pin脚输出为高阻，即不驱动信号是，a信号被上拉为1
需要注意的是pullup是一个上拉模型，本身不可综合，它只是用来模拟PCB板上上拉电阻的功能本回答被网友采纳