Verilog 中怎样让一个module的输出变量的值保持10秒啊？

我要做个检测器满足条件时让蜂鸣器发声10秒跪求高人指点

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第1个回答 2010-06-22

方法很多啊，最常用的当然就是用延迟变量了，比如interger一个变量a，当符合条件时（假设为b>1时）将你要输出的变量（假设为c）置一，然后将a设为正好可以延迟十秒的数值，比如如果始终频率是100hz的话那就是a=1000。类似于这样编程：
if(b>1)
begin
c=1;
a=1000;
end
else
begin
end
if(a!=0)
begin
a=a-1;
end
else
begin
c=0;
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第2个回答 2010-07-02

初学者，路过参观一下

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