FPGA、verilog控制DS1302时钟芯片里边的一段程序，有几点疑问：

Question

always @ (posedge SYSCLK or negedge RST_B)
begin
if(!RST_B)
TIME_CNT <= `UD 8'h0;
else
TIME_CNT <= `UD TIME_CNT_N;
end

always @ (*)
begin
if((RTC_WR_CS == IDLE) && (RTC_WR_NS == SEND_ADDR))//当前是空闲状态，下一次是发送地址状态
TIME_CNT_N = 8'hD0;
else if(RTC_WR_CS != RTC_WR_NS)
TIME_CNT_N = 8'h0;
else if(TIME_CNT == 8'h60)
TIME_CNT_N = 8'h0;
else
TIME_CNT_N = TIME_CNT + 8'h1;
end
1： TIME_CNT_N = 8'hD0;这句在这里有什么用？
2：always @ (*)什么条件触发？

Answer 1

1:从程序看是初始化用的，应该是个什么命令，看看DS1302的手册
2:always @ (*)是组合逻辑的一种写法，就是用到什么变了都触发，就是组合逻辑了

Answer 2

1： TIME_CNT_N = 8'hD0;这句在这里有什么用？
就是计数清零吧
2：always @ (*)什么条件触发？
编译器自动检测always中条件变化 不用开发者定义敏感信号本回答被提问者采纳