用FPGA设计一个带异步清0,同步置1 的d触发器 有截图

Question

有每一步步骤的过程截图 谢谢
真的很急啊，求帮忙，等下要交，咋办啊，一点都不会

Answer 1

什么过程截图
module ff(clk,rst,set,d,q,nq);
input clk;
input rst;
input set;
input d;
output q;
output nq;
reg q;
reg nq;
always @(posedge clk or negedge rst) begin
if(!rst) begin
q<=0;
nq<=1;
end else if(set==1'b1) begin
q<=1;
nq<=0;
end else begin
q<=d;
nq<=!d;
end
end

我没仿真，你参考一下本回答被网友采纳

Answer 2

module ff(clk,rst,set,d,q,nq);
input clk;
input rst;
input set;
input d;
output q;
output nq;
reg q;
reg nq;
always @(posedge clk or negedge rst) begin
if(!rst) begin
q<=0;
nq<=1;
end
else if(set==1'b1) begin
q<=1;
nq<=0;
end
else begin
q<=d;
nq<=!d;
end
end
endmodule

Answer 3

这个不会嘛，最基本的。eda的书上都会有的，建议你找一本EDA的书看看追问

是一点都不会啊，而且没时间老，等哈就要交作业，能帮忙做下不，而且我那个软件都没装，我们只是选修，根本就不会，既然简单，能帮忙做下不，非常感谢啊

Answer 4

什么过程截图
module ff(clk,rst,set,d,q,nq);
input clk;
input rst;
input set;
input d;
output q;
output nq;
reg q;
reg nq;
always @(posedge clk or negedge rst) begin
if(!rst) begin
q<=0;
nq<=1;
end else if(set==1'b1) begin
q<=1;
nq<=0;
end else begin
q<=d;
nq<=!d;
end
end

我没仿真，你参考一下本回答被网友采纳

Answer 5

module ff(clk,rst,set,d,q,nq);
input clk;
input rst;
input set;
input d;
output q;
output nq;
reg q;
reg nq;
always @(posedge clk or negedge rst) begin
if(!rst) begin
q<=0;
nq<=1;
end
else if(set==1'b1) begin
q<=1;
nq<=0;
end
else begin
q<=d;
nq<=!d;
end
end
endmodule

Answer 6

这个不会嘛，最基本的。eda的书上都会有的，建议你找一本EDA的书看看追问

是一点都不会啊，而且没时间老，等哈就要交作业，能帮忙做下不，而且我那个软件都没装，我们只是选修，根本就不会，既然简单，能帮忙做下不，非常感谢啊