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VLSI/RFIC:基于Cadence与Matlab的片上锁相环(PLL)设计(1)--晶振建 ...
答：
通过数据手册提供的噪声数据，可以对晶振噪声进行建模。以Matlab为工具，通过拟合可提取噪声参数（如a1 =3.9807e-5; a2 =4.0604e-10;），进而实现“相位域”上的建模。利用Cadence平台，通过编写
verilog
-A
代码
来实现晶振在“相位域”的建模。瞬态仿真和噪声仿真结果均显示了预期的性能，证明了建模的...
运行ads仿真软件电脑配置要求
答：
对于工具来说，不管什么画pcb都要用到protel99，在学校里用mentor和allegro好像不多。单片机或者小arm
代码
用keil编译，简单硬件仿真用multisim，射频类仿真用Ads，算法类建模用matlab。具体到项目，单板硬件的选择很多，外面开源硬件很多，Arduino等。射频硬件我不太熟，可以自己考虑做个对讲机，高保真功放，哈哈...
四位全加器的器物分类
答：
能对两个1位二进制数进行相加求和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图2为半加器原理图。其中：A、B分别为被加数与加数，作为电路的输入端；S为两数相加产生的本位和，它和两数相加产生的向...
[Tang Mega 138K]启程, 点个灯
答：
启程, 点个灯 为什么开始写这个系列？因为找点事情做，打发无聊的时光。我选择使用的是 sipeed 的 Tang Mega 138K Pro Dock，其官方文档详细介绍了这个开发平台，便于入门者快速上手。在开发过程中，尽量避免使用IP Core，以锻炼编程技能。
代码
主要使用
verilog
和少量 system verilog，但需要根据个人 ...
VHDL中 :=与 =>使用区别
答：
<=是Signal的赋值，=>是用于port map 子模块的例化比如：U2 : ram1 PORT MAP (clka => ram2_clk,wea => wren2&"",addra => wr_addr2,dina => "0000"& ram2_data,clkb => DSP_AMS3 AND DSP_ARD,addrb => DSP_ADDR(13 downto 0),doutb => ram2_q);在 case—when ...
FPGA GTH aurora 8b/10b编解码 PCIE 视频传输,提供2套工程源码加QT上位...
答：
视频传输流程：详细说明了从视频源输入到最终显示图像的完整流程，包括数据编码、传输、缓存、解码与显示等步骤。提供工程源码结构、关键技术点实现
代码
以及性能预估。移植说明：针对不同FPGA型号与vivado版本的兼容性问题，提供了详细的移植指南与注意事项，包括IP升级、FPGA型号更改等步骤。上板调试：展示了...
Chisel基础介绍
答：
生成
Verilog
利用`chisel3.Driver.execute`函数，Chisel能将设计转换为Verilog。在主函数`TutorialRunner`中调用，生成".firrtl"和".v"文件。测试则通过PeekPokeTester，编写Scala
代码
获取Golden Model，并通过`iotesters.Driver.execute`执行测试。实战演练尝试编写测试用例，如`Adder(8) tests`和`Adder4 tests...
【UVM_COOKBOOK学习】配置test环境
答：
上面
代码
中的scope_name默认设置为"uvm_test_top.env.sub_env.agent1.sequencer.initialization_sequence"。sequence配置最常见的用例是为agent及其组成组件(sequencer、driver、monitor……)获取agent的配置对象集。使用sub_env作为context,可配置sequence中的set()调用和默认get()调用将匹配并致使sequence能够访问agent的...
请详述NC系统中物资有哪几类及意思每一类代表什么
答：
同时它还能进行VHDL仿真和
Verilog
HDL仿真。 ③MATLAB产品族:它们的一大特性是有众多的面向具体应用的工具箱和仿真块,包含了完整的函数集用来对图像信号处理、控制系统设计、神经网络等特殊应用进行分析和设计。它具有数据采集、报告生成和MATLAB语言编程产生独立C/C++
代码
等功能。MATLAB产品族具有下列功能:数据分析;数值和...
很仰慕华为,想问往届生怎么进华为
答：
1)熟悉VHDL/
Verilog
、SV等数字芯片设计及验证语言,参与过FPGA设计或验证;2)具备数字芯片综合(SYN)/时序分析(STA)经验;3)了解芯片设计基本知识,如
代码
规范、工作环境和工具、典型电路(异步、状态机、FIFO、时钟复位、memory、缓存管理等);4)接触过多种验证工具,了解一种或多种验证方法,并根据项目的特点制定不同的...
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